Treści tego modułu zawarte są w książce Randall Hyde "Profesjonalne Programowanie, część 1: Zrozumieć komputer" w rozdziałach:

• 9 : Architektura procesora
• 10: Konstrukcja zbioru instrukcji

Tutaj umieszczam tylko listę tematów, które poruszyłem na wykładzie:

Większość współczesnych procesorów można zaklasyfikować do jednej z trzech architektur:

• CISC Complex Instruction Set Computers
• RISC Reduced Instruction Set Computers
• VLIW Very Long Instruction Word

• Przykładowy procesor AMD K8
• Intel microarchitectures

Logika przypadku

• Instrukcja jest zakodowana na stałe w układzie (krzemie).
• Nie ma potrzeby czytania kodu z pamięci, co zwiększa szybkość.
• Im więcej instrukcji tym układ scalony staje się bardziej złożony i trudniejszy w modyfikacji.

Mikro kod

• Wewnętrznie znajduje się szybka jednostka z małą liczbą instrukcji wykonująca mikro kod z banku instrukcji.
• Instrukcje są czytane z pamięci ROM - ogranicza to szybkość.
• Łatwo jest dodać kolejne instrukcje lub zmodyfikować istniejące.

Obecne procesory wykorzystują obie techniki!

MOV DestReg, SrcReg

Kopiowanie wartości z rejestru SrcReg do rejestru DestReg.

1. Pobranie kodu instrukcji z pamięci
2. Aktualizacja rejestru EIP (wskaźnik następnej instrukcji)
3. Dekodowanie kodu instrukcji
4. Pobranie danych z rejestru SrcReg
5. Zapis wartości w DestReg

MOV [DestMem], SrcReg

Kopiowanie wartości z rejestru SrcReg do pamięci pod adres DestMem.

1. Pobranie kodu instrukcji z pamięci
2. Aktualizacja rejestru EIP
3. Dekodowanie kodu instrukcji
4. Pobranie adresu znajdującego się za kodem instrukcji
5. Aktualizacja rejestru EIP
6. Wyliczenie adresu efektywnego (zależy od trybu)
7. Pobranie danych z rejestru SrcReg
8. Zapis wartości w [DestMem]

ADD DestReg, [Mem]

Dodawanie do wartości w rejestrze DestReg wartości z pamięci pod adresem Mem.

1. Pobranie kodu instrukcji z pamięci
2. Aktualizacja rejestru EIP
3. Dekodowanie kodu instrukcji
4. Pobranie adresu znajdującego się za kodem instrukcji
5. Aktualizacja rejestru EIP
6. Wyliczenie adresu efektywnego (zależy od trybu)
7. Pobranie danej z [Mem] i przeslanie do ALU
8. Przesłanie wartości z rejestru DestReg do ALU
9. Nakazanie ALU dodanie wartości
10. Zapis wartości w DestReg
11. Aktualizacja rejestru flag

ADD DestReg, [Mem]

Dodawanie do wartości w rejestrze DestReg wartości z pamięci pod adresem Mem.

1. Pobranie kodu instrukcji z pamięci
2. • Aktualizacja rejestru EIP
   • Dekodowanie kodu instrukcji
3. Pobranie adresu znajdującego się za kodem instrukcji
4. • Aktualizacja rejestru EIP
   • Wyliczenie adresu efektywnego (zależy od trybu)
5. Pobranie danej z [Mem] i przeslanie do ALU
6. Przesłanie wartości z rejestru DestReg do ALU
7. Nakazanie ALU dodanie wartości
8. • Zapis wartości w DestReg
   • Aktualizacja rejestru flag

Niektóre kroki można wykonać jednocześnie.

Niestety większość kroków jest sekwencyjna.

Wydajność procesora można mierzyć średnią liczbą instrukcji wykonywanych na jeden cykl zegara (IPC - Instructions Per Clockcycle)

• IPC < 1 - komputery subskalarne
• IPC = 1 - komputery skalarne
• IPC > 1 - komputery superskalarne

Jeżeli instrukcje są wykonywane sekwencyjnie bardzo trudno jest uzyskać skalarność.

Modelowy 5-stopniowy potok

1. Pobranie instrukcji z pamięci – ang. instruction fetch (IF)
2. Zdekodowanie instrukcji – ang. instruction decode (ID)
3. Wykonanie instrukcji – ang. execute (EX)
4. Dostęp do pamięci – ang. memory access (MEM)
5. Zapisanie wyników działania instrukcji – ang. store; write back (WB)

• Problem z dekodowaniem
  instrukcje x86 mają od 1 do 15 bajtów długości.
  Pod jakim adresem znajduje się następna instrukcja?
  Rozwiązanie: Pobieranie spod kilku adresów i potem selekcja właściwego.
• Zagrożenia (hazard) danych
  kolejna instrukcja zależy do wyników zwracanych przez poprzednią instrukcję.

  mov rbx, tab
  mov eax, [rbx+4]
  add eax, 5
  mov [rbx+4], eax

  • Cały potok musi czekać na zakończenie pierwszej instrukcji.
  • Długie ciągi zależności kolejnych instrukcji powodują, że w praktyce kolejne instrukcje są wykonywane sekwencyjnie zamiast równolegle.
  • Może pomóc: zmiana kolejności instrukcji, zmiana wykorzystywanych rejestrów.
  • Hazard RAW (read after write) i WAW (write after write).
• Zagrożenia sterowania
  modyfikacje rejestru IP poprzez skoki, wywołania funkcji powoduje, że cały potok jest błędny (wstępnie przetworzone instrukcje zostały pobrane spod złego adresu) i należy go wyczyścić a następnie rozpocząć przetwarzanie instrukcji spod nowego adresu.
  • Powoduje to duże opóźnienia: pobranie instrukcji z pamieci + pierwsza instrukcja trwa tyle cykli ile potok ma kroków.
  • Im dłuższy potok, tym dłuższe oczekiwanie.
  • Pomaga odpowiednie pisanie instrukcji warunkowych, pętli, stosowanie funkcji inline.
  • W procesorach implementowane jest spekulacyjne wykonanie kodu i przewidywanie rozgałęzień.

Wykorzystywane techniki:

1. Zmiana kolejności wykonywania kodu.
2. Zmiany nazw rejestrów
3. Przewidywanie rozgałęzień, skoków.
4. Powielenie jednostek wykonywania.

Przykładowy procesor AMD K8

VLIW - Very Long Instruction Word

Jest to architektura, w której "instrukcje" VLIW są stałej długości i jest tak naprawdę zestawem kilku instrukcji.

___________________________________________
| INSTRUKCJA1 | INSTRUKCJA2 | INSTRUKCJA3 |
-------------------------------------------

To kompilator (programista) decyduje jakie instrukcje można spakować razem!
Procesor nie sprawdza ich niezależności.

Itanium2

• 128 bit VLIW = 3 instrukcje
• Można pobrać na raz dwa VLIW dlatego można wykonać do 6 instrukcji na cykl.
• 30 jednostek wykonania kodu:
  • 6 x ALU, 2 x Integer, Shifts
  • 4 x Data Cache
  • 6 x Multimedia, 2 x Parallel Shifts, ...
  • 2 x FMA, SIMD FMA
  • 3 x Branch units.

To kompilator, a nie procesor, decyduje o:

• predykcjach i spekulatywnym wykonaniu kodu,
• przewidywaniu rozgałęzień,
• zmianach nazw rejestrów.

Mimo dużego entuzjazmu testy nie potwierdziły dużego wzrostu wydajności.
W 2004 roku komputer z Itanium2 był na drugim miejscu na liście TOP500.

	Przedrostek (0-4 bajtów) np. LOCK, REP, REPZ
	Kod instrukcji (1-2) bajty
	Bajt ModR/M - tryb adresowania, rejestry
	Bajt SIB (opcjonalny) - skala, index, baza
	Pole przesunięcia (opcjonalne) 0-4 bajtów
	Dane stałe (immediate, opcjonalne) 0-4 bajtów

Kodowanie instrukcji

Online assembler & disassembler

Online disassembler